Adaptive Totzeit für Halb-/Vollbrücken (2)

Wie zuletzt nachgedacht, habe ich eine mögliche Implementierung mit einem Zähler mal simuliert. Der Zählerstand wirkt sich dann auf die Verzögerung der positiven Flanke des oberen FETs aus.

Diskrete implementierung der adaptiven Totzeit für eine Hälfte der Halbbrücke

Diskrete Implementierung einer adaptiven Totzeit für eine Hälfte der Halbbrücke

Jedes mal, wenn bei einem Übergang von vorhandener Gatespannung des unteren zum oberen FET eine (für die AHC-Logikgatter) ausreichend lange Zeit ohne Spannung an einem der beiden ergibt, wird der Zähler erhöht. Dies bedeutet, durch die nachgeschalteten Tree-State-Buffer, dass der Vorwiderstand des Verzögerungs-RC-Glieds sich verringert und die Totzeit kleiner wird. Ist dieses nicht der Fall wird der Zähler immer um 1 dekrementiert. So ist sichergestellt, dass die Grundeinstellung immer die höchstmögliche Totzeit ist, was aus Funktionssicherheitsgründen sinnvoll ist. Im Grunde „schwingt“ die Einstellung immer zwischen zwei Werten Einstellungen hin und her – die sich allein deswegen schon nur geringfügig unterscheiden sollten.

Mit einer Testdimensionierung kann man er kennen wie die Totzeit mit steigendem Zählerstand sinkt.

Mit einer Testdimensionierung kann man erkennen, wie die Totzeit vor der magenta-Flanke mit steigendem Zählerstand sinkt.

Die Möglichkeit mit den Puffern hat u.a. diskrete Aufbauten mit BJTs und FETs oder auch die Möglichkeit Kondensatoren masseseitig hinzu zu schalten geschlagen. Gerade letzteres wäre interessant, da keine extra Gatter anfielen. Doch allein die Ausgangskapazitäten der Schaltelemente wären fast größer als der zu schaltende Kondensator, so dass alles zu einen Glückspiel würde.

Vergleich von 4-Bit und 6-Bit Totzeiteinstellmöglichkeiten

Vergleich von 4-Bit und 6-Bit Totzeiteinstellmöglichkeiten

Zur Berechnung der Widerstände habe ich mir eine kleine Tabelle gemacht, die u.a. dieses ein Vergleichsdiagramm auswirft. Dabei wurde auf eine erwartete Totzeit von 40ns gezielt. Wenn man die Unterschiede in der Totzeit im Rahmen halten möchte ist der Stellbereich mit 4 Bit natürlich begrenzt. Da jedoch 8 Bit übertrieben wären, es allein schon schwierig wäre, ein monoton fallende Charakteristik mit käuflichen Widerständen auf zu bauen und immer vier Puffergatter in einem Gehäuse sind bietet sich der Kompromiss einfach an.

Wenn ich nicht blind auf auf den Augen bin nimmt die Implementerung von z.B. des Überlaufschutzes derart viel Gates in Anspruch, dass man unweigerlich dazu kommt, das alles in einen Controller zu verschieben. Dafür müssen die u.U. nur Nanosekunden langen Impulse noch ein wenig gestreckt werden.

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